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Class E Amp (E級アンプ)6

ブログの更新は怠っていたが、作業の方は継続していて、悪戦苦闘していた。そこそこの、特性が出たので、備忘録として残しておく。効率的には良い線が出たのだが、新たな課題も・・・・


これまでは、デバッグ用に大きな生基板の上で評価していたが、実機に組み込むために高さ制限のある小さな基板に押し込めた。まあ、何とかC-MOSゲートICによるドライブ回路と、ファイナルFET、Push-Pull出力合成回路、フライホイール回路を詰め込んだ。ケースに収めるには、高さ制限があるために本来ならば左右対称に実装したいのだが、そうはならない。大きなデバッグ基板と同じ定数で組み上げたが特性が出なくて苦労した。
Dscf0359

2N7000を3パラにしてそれをプッシュプルに組み上げている。1Wの出力でよければ、1個のプッシュプルを5Vで駆動すれば十分だ。効率も90%弱得られる。
Dscf0352

以下の電圧vs出力電力のグラフを見ると、綺麗に変化することがわかる。効率はいずれの場合も90%を下回ることは無い。最悪値で92%弱となっている。グラフが波を打っているのは測定のばらつきによるものだ。一番アバウトなのが出力電力でオシロのカーソルを当てて読んでいることによる。電圧レンジを切替えた当たりも怪しい。私の測定器の限界だと思う。本来はもっとスムースな変化をしていると思う。このくらい高効率になると、10W時にはFETが若干熱を持つが、5Wぐらいでは発熱を全く感じない。
2n7000_3x2
前回のデバッグ基板の特性よりも効率が上がっている。主な改善点は、L4を10Tから20Tに巻数を増やしていること、巻線抵抗を減らすために複巻線にしている、出力のC(C10-C13)を3つに分けて電流容量を増した。これらは、8W出力時あたりから発熱を感じるようになった。L4、L6当たりはコアが発熱しているようだ。
ちなみにL2、L4はジャンクのコアで外形寸法が14.5mmφ、10Tで170uHを得る。多分マイクロメタル社で言えば#75,#77当たりの材ではないだろうか。普通にFTの#43材当たりでいいと思う。(未確認)

これは、高調波の波形だ。マーカは第2高調波を示している。第3高調波よりもレベルが低くて35dBはとれている。最初はこの実機用基板では25dBしか取れなくて、かなり悩んだ。出力合成のトランスの配置が左右対称でないことに起因していると思い、コイルの位置を替えてみたがうまくいかない。結局はゲートドライブ波形を完全にデューティー50%に予めオシロで調整をして、トリマーコンデンサーでバランスを取ることで上手くいった。Cのバランスはコイルの配置が理想的でないことから、ずれているようだ。
Dscf0346
(Vdd=5V時)

これが出力波形とドレイン波形だ。バランスがとれた状態では、ドレインの円弧は左右ほぼ同じとなる。円弧の終わりの点はちょっと高い気もする現状では、最適値にあると思う。円弧の終点を最適にするためには、JA5FPの資料やオリジナルであるWA1HQCの資料(QEX誌のダウンロードで重たい、pdfファイルの11ページ目から)によると、トリマーコンデンサーとL6で調整することになっている。
コイルを巻き直すのは面倒なので、周波数を7.3MHz、7.0MHz、6,7MHzの3点にして測定したところ、今の定数で効率が良いのは7.0MHzととなった。(各周波数で91.3%,91.4%,91.0%)測定誤差があるにしても共振点はそんなに大きくずれていないと思われる。
また、ドレインの電圧波形は電源電圧の3倍弱の円弧を描く。2N7000の耐圧が60Vであることからも精々Vdd=15Vが限界だろう。まあ、SOA(Safety Operation Area)の観点からも12Vぐらいで使用するのが無難だ。
Dscf0347
(Vdd=5V時)

これまでの回路図を示しておく。回路図からも分かる通り出力にはローパスフィルターがついていない。最低でも1段のフィルターを付加するつもりだ。第2高調波がキャンセルされる分、後段のフィルターは楽になる。第2高調波以降何dB取れればいいのだろうか?技術基準に疎いので、40dBもあればいいのだろうか。
「TX_Drive.pdf」をダウンロード
「TX_Final.pdf」をダウンロード


これは、上のレイアウトにたどり着くまでの基板の姿だ。当初はこのようにFETをサブ基板上に載せていた。発熱が少ないため万能基板の方が高さ制限による実装が楽だとふんだ。しかし、配線が細くて長くなってしまうため、ドレインの波形、特にFETがON時にリンギングにより波形が踊ってしまう。上の写真にも少しはこのうねりが残っているが、この基板の場合強烈だった。バランス調整もうまくできていなかったが効率が80%そこそこまで低下した。
なので、出来上がった基板をむしりとるという派手な外科手術という非常手段に出た。
Dscf0337

サブ基板が完全に分離できて調整や改造はやりやすい。サブ基板の空いたスペースには送受信の制御回路を入れるつもりだ。上の写真でFET部分だけを切り欠いたのも制御回路の実装スペースを確保するためだ。
Dscf0341

【調整方法メモ】
1.VRでドライブ波形をA相、B相を完全にデューティー50%に調整する。(要オシロ)
2.ドレインのトリマーコンデンサーで2倍高調波が最も小さくなるようにバランスさせる。実機では35dBまで追い込むことができた。この時、ドレインの電圧波形(ドレインOFF時の波形)はほぼ対称型になる。
また、スペアナで第2高調波を追い込む際に、オシロのプローブを外しておかないといけない。プローブの容量でバランスが崩れる。5dBほど劣化する。
3.ドレイン波形の共振点はトリマーコンデンサー及びLのインダクタンスで調整する。
Lの巻数を変えるよりも、ドライブの周波数を上下に変化させ、出力効率の最大点が共振点とみる。
周波数を下げれば、出力電力も増加し、それに伴ってドレイン電流も増加する。従って、効率をもって共振点としている。

【ここでさらなる課題】
スペアナで基本波の近傍(両側)の盛り上がりがどうも怪しい。自己発振しているかもしれない。Vddを上げていくとさらに顕著になる。FETのゲートにフェライトビーズ挿入か?、スペースがない。どうしよう~、再度バラバラにして調べるか・・・・・。

先は長そうだ。取り敢えず、これまでやったことをまとめて記述した。

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